从JSSC经典论文到动手仿真我是如何用Verilog-A复现1984年那款15位SAR ADC的第一次读到Paul R. Gray团队1984年那篇JSSC论文时我正在研究生实验室里调试一块12位SAR ADC芯片。当看到论文中那个优雅的自校准电容阵列设计时我突然意识到——纸上得来终觉浅绝知此事要躬行。于是我决定用Verilog-A完整复现这个经典设计从理论推导到仿真验证真正吃透每个技术细节。本文将分享这个充满挑战又收获满满的学习历程特别适合那些已经掌握模拟电路基础想要深入理解SAR ADC核心原理并提升实践能力的同行。1. 论文精读解码35年前的自校准黑科技在Cadence图书馆里找到那篇泛黄的电子版论文时首先震撼我的是其惊人的前瞻性。这篇发表于CMOS工艺还停留在3μm时代的论文竟能实现15位有效精度ENOB。其核心创新在于动态元件匹配技术通过伪随机序列轮换电容单元将工艺失配转化为可校准的固定偏移电荷注入补偿在比较器输入端引入镜像开关抵消采样时刻的电荷注入误差分段电容阵列采用555的三段式结构大幅降低总面积的同时保持线性度提示现代SAR ADC设计仍广泛沿用这些思想只是实现方式更精细化我特别绘制了原始DAC阵列的等效电路模型表1这对后续Verilog-A建模至关重要模块原始设计参数现代优化方向主DAC阵列15位二进制权重温度计编码分段单位电容值0.5pF (3μm工艺)0.1fF (FinFET工艺)开关类型NMOS传输门Bootstrapped开关校准精度±8LSB±1LSB (后台校准)2. Verilog-A建模让古董电路在仿真器中重生2.1 电容阵列的数学表达论文中的DAC阵列本质上是一个电荷再分配网络。用Verilog-A描述时我建立了如下行为模型include constants.vams include disciplines.vams module DAC_array (vin, vref, dac_out, clk); input vin, vref, clk; electrical vin, vref, dac_out; parameter real C_unit 0.5e-12; // 单位电容值 parameter integer bits 15; real C_total, Vx; analog begin (initial_step) begin C_total (1 bits) * C_unit; // 总电容计算 end // 采样阶段 (cross(V(clk) - 0.9, 1)) begin Vx V(vin); end // 转换阶段 (cross(V(clk) - 0.1, -1)) begin for (int ibits-1; i0; ii-1) begin Vx Vx - (code[i] ? Vref/(1(i1)) : 0); end V(dac_out) Vx; end end endmodule这个模型的关键点在于精确再现了电荷守恒原理Q C_total*(Vcm-Vin)用时钟事件触发采样和转换阶段通过位循环实现逐次逼近2.2 比较器的非理想性建模原始论文中的比较器仅有80dB增益我为其添加了关键的非理想特性module comparator (inp, inn, out); input inp, inn; electrical inp, inn, out; parameter real gain 1e4; // DC增益 parameter real offset 1e-3; // 输入失调 parameter real bw 10e6; // 带宽 analog begin V(out) gain*laplace_nd(V(inp)-V(inn)offset, [0,1], [1/(2*M_PI*bw),1]); end endmodule特别需要注意失调电压会引入DNL误差有限带宽影响转换速度噪声决定最终分辨率3. 仿真验证当理想遇到现实搭建完整系统后我进行了三个关键仿真3.1 静态特性测试采用直流扫描法测量INL/DNL输入从0到Vref以1LSB步进记录每个输入对应的输出码计算微分非线性INL[i] (V_actual[i] - V_ideal[i]) / LSB DNL[i] (V_actual[i1] - V_actual[i]) / LSB - 1原始论文数据与我的仿真结果对比表2指标论文宣称值我的仿真结果INL±4LSB±5.2LSBDNL±0.5LSB±0.8LSB有效位数15bit14.7bit差异主要来自未完全建模的寄生电容理想开关假设工艺角变化3.2 动态性能测试用瞬态仿真进行FFT分析时我发现了有趣的现象输入1kHz正弦波采样率100kS/s进行8192点FFT计算关键指标SNR 20*log10(signal_rms/noise_rms) ENOB (SNR - 1.76)/6.02仿真结果显示在低频段与论文吻合良好但在Nyquist频率附近性能下降约2dB这揭示了采样开关的导通电阻被忽略电荷注入效应在高频更显著比较器响应时间成为瓶颈4. 现代视角的反思与改进经过完整复现后我总结出几个可以优化的方向4.1 校准算法的硬件实现原始论文用外部RAM存储校准系数现代设计更倾向于片上OTP存储器后台背景校准基于统计的算法优化4.2 开关时序优化通过Verilog-A的transition()函数可以更精确建模开关行为// 改进的开关模型 switch (ctrl) { case 1: V(out) transition(V(in), t_rise, t_fall); default: V(out) 0; }4.3 工艺迁移考量若将该设计移植到28nm工艺电容匹配性提升可减小单位电容金属层数增加优化布线寄生但薄栅氧限制了输入范围最终我的仿真结果显示在相同架构下现代工艺可实现转换速度提升100倍功耗降低至1/50面积缩小为1/200这次复现经历让我深刻体会到经典论文的价值不仅在于具体电路实现更在于其蕴含的设计思想。当我调试到第三个版本终于使ENOB突破15位时那种穿越时空与前辈设计师对话的成就感远胜过任何现成的仿真结果。建议每个想深耕模拟IC的同行都找一篇经典论文完整复现——这可能是突破技术瓶颈的最快路径。