1. 项目概述与核心价值在数据中心交换机、高端路由器或者高性能计算服务器的硬件设计里信号完整性工程师最头疼的问题之一就是随着速率攀升到25Gbps甚至28Gbps信号在PCB背板、电缆或者连接器里走不了多远就“面目全非”了。你辛辛苦苦从ASIC或者FPGA的SerDes串行器/解串器发出来的一个干净利落的信号经过几十英寸的FR4板材传输后高频分量被严重衰减眼图几乎闭合误码率BER直接飙升。这时候单纯依靠SerDes自带的均衡器EQ往往力不从心尤其是在追求更长传输距离或更复杂拓扑结构时。DS280BR820就是为解决这个痛点而生的。它不是那种带时钟数据恢复CDR的重定时器Retimer而是一个纯粹的线性中继器Linear Repeater。它的核心工作很简单接收一个被通道损耗“摧残”过的差分信号利用内部强大的连续时间线性均衡器CTLE进行补偿和放大再以一个健康的幅度和形状发送出去。整个过程不涉及数据重定时因此没有额外的延迟也无需考虑时钟同步问题架构上更简单直接。我经手过不少25G/28G系统的设计从早期的“硬扛”损耗到引入这类中继器系统链路预算的余量和稳定性提升是立竿见影的。简单来说DS280BR820这类器件的价值就是充当SerDes的“信号放大器”和“整形器”把那些因为传输距离太长而变得微弱的信号重新“撑开”让接收端的SerDes能够正确识别。它特别适合用在两种经典场景一是背板/中板Backplane/Midplane的通道扩展让线卡和交换卡能隔得更远或者走更复杂的路由二是前端口Front-Port的信号调理无论是连接光模块QSFP28, SFP28还是高速铜缆DAC都能确保从芯片到连接器之间的信号质量达标。2. DS280BR820核心功能与设计思路拆解2.1 线性中继 vs. 重定时器为什么选它在选型之初很多工程师会纠结于用中继器Repeater还是重定时器Retimer。这里面的核心区别决定了你的系统复杂度和成本。重定时器如DS280RT810内部集成了CDR电路。它会先恢复出时钟再用这个时钟对数据进行重新采样和驱动相当于“再生”了一个全新的、抖动极低的信号。优点是能彻底消除累积抖动Jitter输出信号质量近乎完美。但缺点也明显需要外部参考时钟如25MHz有固定的延迟通常在几十纳秒量级功耗和成本通常也更高并且需要更复杂的配置如速率检测、协议感知。线性中继器如DS280BR820则采用模拟域的处理方式。它对输入信号进行线性放大和均衡增益和均衡曲线是可编程的但输出信号的抖动是输入抖动和自身附加抖动的叠加。它不恢复时钟因此没有时钟带来的延迟和复杂性。其优势在于零额外延迟、无需参考时钟基本工作模式下、功耗更低、配置更简单主要调均衡和增益。那么什么情况下坚定地选择DS280BR820这类线性中继器呢我的经验是当通道的主要损伤是确定性与数据模式相关的插入损耗和码间干扰ISI而非随机抖动占主导时。例如在PCB走线、连接器和电缆造成的损耗是主要问题的背板扩展和短距前端口互联中线性中继器能以更低的成本和复杂度提供足够的信号恢复能力。如果你的系统对延迟极其敏感或者不想引入时钟管理和同步的麻烦它几乎是唯一选择。2.2 核心架构与通道能力DS280BR820是一个8通道x8器件每个通道独立工作。这意味着你可以用它同时处理8路25Gbps或28Gbps的差分信号非常匹配100GbE4x25G或200GbE8x25G端口的需求。其内部每个通道的核心是一个可编程的连续时间线性均衡器CTLE和一个可变增益的输出驱动器。CTLE通过提升高频分量来补偿通道损耗其均衡能力是它最关键的指标。根据数据手册和实测DS280BR820在14GHz频点对应25.78125 Gbps NRZ信号的奈奎斯特频率能提供高达22dB的均衡能力。这是什么概念假设你的ASIC SerDes在某个频点的最大可容忍损耗是10dB加上DS280BR820后整个链路能容忍的损耗就变成了10dB 22dB 32dB。这相当于能把有效传输距离延长一倍甚至更多。另一个容易被忽略但至关重要的特性是它的集成AC耦合电容。DS280BR820在接收端RX内部集成了220nF的AC耦合电容。这个设计对于简化PCB布局、节省面积和BOM成本意义重大。在背板扩展应用中如果中继器位于两块板卡之间两边的ASIC/FPGA SerDes通常已经是AC耦合的那么DS280BR820的RX和TX端都可以直接DC耦合连接完全省去了外部电容。在前端口应用中光模块内部通常已有AC耦合电容因此将DS280BR820用于出口Egress信号调理位于ASIC TX和模块之间时其RX接ASICAC耦合TX接模块DC耦合也无需额外电容。2.3 应用场景定位与方案选型根据官方资料和项目实践DS280BR820主要定位于两大场景其设计考量截然不同。场景一背板/中板扩展这是最经典的应用。信号从线卡Line Card的ASIC发出经过板内走线、连接器、背板长距离传输再到交换卡Switch Fabric Card的ASIC接收。整个通道损耗可能高达20-30dB 14GHz远超单个SerDes的接收能力。此时在靠近高损耗段通常是背板出口或入口放置一颗DS280BR820能有效“中继”信号。设计要点在此场景下通常将DS280BR820放置在损耗更大的那一段通道的末端。例如如果背板损耗远大于线卡板内损耗则将其放在背板靠近交换卡的一侧。目的是让中继器处理最“脏”的信号然后以较好的质量送入下一段相对干净的通道。场景二前端口信号调理在交换机或服务器的前面板ASIC需要通过PCB走线连接到QSFP28、SFP28等光模块或DAC铜缆接口。这段走线虽然不长但由于可能经过连接器、过孔和可能存在的转接板Mezzanine也会产生不可忽视的损耗通常要求10dB 14GHz。DS280BR820可以放在这里作为“驱动器”确保发送到模块的信号眼图足够开阔Egress调理或者将从模块接收的、经过长电缆衰减的信号进行恢复后再送给ASICIngress调理。关键决策点——DC耦合可行性这是前端口应用尤其是Ingress调理时最容易踩坑的地方。DS280BR820的TX输出共模电压是1.05V。如果你的ASIC/FPGA SerDes接收端支持DC耦合且能容忍1.05V的输入共模电压那么你可以直接用DS280BR820实现从模块到中继器再到ASIC的全DC连接省去AC耦合电容。如果不支持很多SerDes的RX共模电压范围是0~0.5V你就必须使用像DS280BR810输出带AC耦合这样的型号或者在DS280BR820的TX输出后手动添加AC耦合电容。务必在选型初期就确认好ASIC的SerDes接收端特性否则板子回来可能无法工作。3. 硬件设计核心细节与实操要点3.1 电源与去耦设计稳定性的基石DS280BR820采用单路2.5V供电。虽然数据手册给出了最大电流但在实际系统设计中计算功耗和电源选型时必须留足余量。一个通道全速工作时的典型电流在100mA量级8通道全开加上各种电路整颗芯片的功耗在2W左右。这意味着你需要一个能提供至少1A连续电流的2.5V电源轨并考虑多颗芯片并联的情况。去耦电容的布局是高速设计的老生常谈但在这里依然是成败关键。TI的推荐是每个电源引脚VDD附近放置一个0.1μF的陶瓷电容0402或0201尺寸并且在整个芯片的电源入口处放置1-2个1μF和至少一个10μF的 bulk电容。我的实操经验是尽可能将0.1μF电容放在BGA焊盘的正下方如果PCB层数允许。利用BGA区域内部的空闲空间和电源/地过孔旁边来摆放。这能提供最短的回流路径对抑制芯片内部同时开关噪声SSN至关重要。1μF和10μF电容可以放在芯片周围稍远的位置但电源路径上的阻抗要尽量低。所有去耦电容的GND过孔必须直接打到完整的地平面并且数量要足够每个电容至少两个GND过孔。3.2 高速信号布线控制阻抗与减少损伤对于25G/28G的信号PCB已经进入了微波射频的领域。任何微小的不连续都会引起反射和损耗。阻抗控制必须严格保持差分对的阻抗为100Ω ±10%。这需要与PCB板厂密切沟通确定准确的叠层结构、线宽线距和介质材料通常是FR4但高端板会使用更低损耗的M6或M7材料。建议对第一版PCB做阻抗测试条TDR进行实测验证。布线拓扑与过孔差分对内部等长必须严格控制通常要求5 mil0.127mm。这比阻抗一致性更容易被忽视但会导致共模噪声和抖动增加。过孔尽量避免。如果无法避免需使用背钻Back Drill技术来去除过孔残桩Stub。残桩会像天线一样在高速频率下产生严重的谐振极大恶化插损和回损特性。对于1.6mm厚的板子一个未背钻的过孔可能在10GHz以上带来几个dB的额外损耗。布线层选择优先选择带状线Stripline。因为它有上下两个参考平面能提供更好的屏蔽和更稳定的阻抗。如果必须使用微带线Microstrip要确保其上方有足够的净空区并且远离其他信号线避免耦合。BGA扇出这是布局的难点。DS280BR820是0.8mm pitch的BGA球径很小。需要使用激光钻孔的微型过孔通常孔径8mil/0.2mm焊盘直径12mil/0.3mm进行扇出。TI的布局示例给出了两种方案带状线扇出和微带线扇出。在背板等对串扰要求极高的场景我倾向于使用带状线扇出将所有高速信号引入内层表层只留下短焊盘和过孔。3.3 配置与管理SMBus与地址分配DS280BR820的所有配置均衡强度EQ_BST、输出幅度VOD、带宽EQ_BW等都通过SMBus兼容I2C接口完成。它支持两种模式SMBus Slave模式芯片作为从设备由系统主控如板载CPLD、BMC或主ASIC通过SMBus总线进行实时配置。这是最常用的模式。SMBus Master模式芯片在上电时自动从外部EEPROM地址0xA0读取配置。适用于配置固定、无需动态调整的场景。地址分配是硬件设计时必须规划好的。芯片通过ADDR0和ADDR1两个引脚的上拉/下拉/悬空来设置16个唯一的硬件地址。如果板子上有多颗DS280BR820你必须为每一颗分配不同的地址。如果超过16颗就需要使用I2C交换机如TCA/PCA系列来扩展SMBus总线。实操心得即使你计划全部使用Slave模式动态配置也强烈建议在PCB上预留EEPROM如AT24C02D的焊盘。原因有二第一在工厂贴片测试FCT阶段可能还没有复杂的系统软件用EEPROM预配置能让板卡快速上电通过基础测试。第二万一软件配置流程出现问题EEPROM可以作为保底的启动配置。这属于“设计留后路”的典型做法。4. 实战配置与性能调优指南4.1 通道均衡配置策略DS280BR820的性能调优核心在于根据实际通道的损耗特性设置合适的均衡EQ和输出幅度VOD。TI的编程指南会给出寄存器映射但如何设置这些值才是工程经验所在。第一步获取通道的S参数模型。在PCB设计完成后从仿真软件如ADS, HFSS, SIwave中提取从ASIC TX到DS280BR820 RX输入通道以及从DS280BR820 TX到ASIC RX或模块输出通道的插入损耗S21曲线。重点关注14GHz对应25.78125Gbps奈奎斯特频率的损耗值。第二步根据损耗选择EQ_BST设置。DS280BR820的均衡器有多级可调如BST1, BST2。一个粗略的对应关系是在14GHz处每3-4dB的通道损耗大约需要提升一级EQ_BST。例如损耗 10-14 dB 14GHz - EQ_BST1 3 EQ_BST2 0 中等均衡损耗 18-22 dB 14GHz - EQ_BST1 6 EQ_BST2 1 高均衡 这只是一个起点必须通过后续的实测眼图来微调。原则是在保证眼图张开的前提下使用最小的必要均衡量。过度的均衡会放大高频噪声反而使眼图恶化。第三步设置输出幅度VOD。这需要匹配接收端的需求。对于ASIC SerDes接收端典型的差分峰峰值电压需求在600-1000 mVppd。DS280BR820的VOD可调范围很宽。一开始可以设置为中间值例如寄存器值3然后根据接收端的误码率测试或眼图高度来调整。4.2 实测验证与眼图调试理论设计和仿真只是第一步最终必须用仪器说话。你需要一台高速采样示波器带宽至少35GHz和码型发生器。基础测试连接码型发生器产生PRBS9或PRBS31码型模拟真实数据通过一段已知损耗的电缆校准用连接到待测板的输入端。待测板的输出端通过另一段电缆连接到示波器。示波器需开启内置时钟数据恢复CDR功能以锁定并观察眼图。调试流程初始上电先给DS280BR820一个保守的配置中等EQ中等VOD。观察眼图是否完全闭合。如果完全闭合说明均衡严重不足需要大幅提高EQ_BST。优化均衡逐步增加EQ_BST观察眼图的水平张开度眼宽和垂直张开度眼高的变化。目标是让眼图中心完全打开且没有明显的过冲或下冲。注意观察眼图两侧的“眼皮”是否对称不对称可能意味着均衡过度或不足。优化幅度在眼图基本打开后微调VOD使眼高达到接收端芯片规格书要求的最佳范围通常有最优点。同时观察总抖动TJ的变化。压力测试使用最坏情况码型如长连0或长连1并在不同温度下进行测试确保眼图在极端条件下仍能满足掩模Mask要求如CAUI-4眼图模板。避坑指南调试时最常见的两个问题。一是自激振荡表现为眼图上出现规律的、高频的纹波这通常是因为EQ设置过高环路增益大于1导致。需降低EQ值。二是码间干扰ISI残留表现为眼图交叉点模糊或有多条轨迹这通常是因为EQ设置不足或VOD不合适需要结合调整。记住调EQ和VOD是一个相互耦合的过程需要耐心反复。4.3 与ASIC/FPGA SerDes的协同工作DS280BR820不能孤立地工作必须与两端的SerDes配合好。发送端上游ASIC TX配置很多ASIC的SerDes发射端也有可调前馈均衡FFE包括预加重Pre-cursor和去加重De-emphasis。在使用了DS280BR820的系统中通常建议将ASIC TX的FFE设置为较小值或关闭。因为过强的FFE会预失真信号再经过通道损耗和中继器均衡可能会产生不可预测的叠加效果。让ASIC TX输出一个相对“干净”的全幅度信号把均衡的任务主要交给DS280BR820往往更容易调试。接收端下游ASIC RX配置下游ASIC的接收均衡如CTLE和DFE仍然需要开启。DS280BR820虽然改善了信号但无法完全消除所有损伤和抖动。下游SerDes的均衡器用于做最后的“精加工”。需要根据DS280BR820输出后的实测眼图来优化下游SerDes的均衡参数。5. 典型问题排查与实战经验实录即使设计再小心第一版硬件调试也难免遇到问题。下面是我在实际项目中遇到的几个典型问题及排查思路。5.1 问题一链路上电后无信号或误码率极高现象系统上电后链路无法建立或误码率在1E-3以上正常应低于1E-12。排查步骤检查电源和使能首先用万用表测量DS280BR820的2.5V电源引脚电压是否稳定在2.5V±5%以内。检查芯片的复位或使能引脚如果有是否处于正确电平。检查SMBus通信用逻辑分析仪或示波器抓取SMBusSCL SDA波形确认主控能否成功读写DS280BR820的寄存器。确认芯片地址ADDR0/1设置是否正确上拉电阻是否已焊接。检查差分信号路径用示波器需高带宽差分探头直接点测DS280BR820的RX输入引脚。确认有信号输入且幅度在预期范围内800-1200 mVppd。如果没有信号向前排查ASIC TX是否工作、AC耦合电容是否焊接、走线是否断路。检查配置寄存器确认写入的均衡EQ_BST、输出幅度VOD等寄存器值是否与设计一致。有时软件配置顺序或默认值可能导致配置未生效。检查DC耦合条件如果是DC耦合连接如果DS280BR820的TX与ASIC RX是DC耦合必须确认ASIC RX端是否真的支持1.05V共模电压。用万用表测量连接点对地的直流电压应为1.05V左右。如果为0V或很高可能是ASIC RX内部有下拉或上拉导致不兼容。5.2 问题二眼图部分打开但抖动过大无法通过掩模测试现象眼图能张开但水平方向很窄抖动大或者垂直方向有多个“眼皮”测试时总抖动TJ超标触碰CAUI-4眼图模板。分析与解决区分抖动类型用示波器的抖动分析软件将总抖动TJ分解为随机抖动RJ和确定性抖动DJ。如果RJ占主导可能是电源噪声或参考时钟噪声耦合到了信号中。重点检查电源去耦和地平面完整性。如果DJ特别是周期性抖动PJ占主导可能是由开关电源噪声、串扰或反射引起。检查电源噪声用示波器带宽200MHz的AC耦合模式直接测量DS280BR820电源引脚上的噪声。如果噪声峰峰值超过50mV就需要加强去耦或优化电源设计。检查串扰如果眼图在特定码型下变差可能是相邻通道的串扰。尝试暂时禁用相邻通道看问题是否改善。在布局上确保高速差分对之间有足够间距至少3倍线宽并在关键区域增加地屏蔽过孔。调整均衡参数抖动过大有时是因为均衡不当。尝试微调EQ_BST和EQ_BW均衡器带宽设置。有时降低均衡量反而能减少高频噪声放大改善抖动。检查阻抗不连续点使用时域反射计TDR功能检查从ASIC到DS280BR820再到接收端的整个路径。寻找阻抗突变点如过孔、连接器这些点会引起反射导致码间干扰和抖动增加。5.3 问题三多颗芯片工作时部分通道性能不一致现象板卡上有多颗DS280BR820或者一颗芯片内的8个通道性能有差异有的通道眼图好有的差。排查思路通道分组与配置DS280BR820允许对每个通道独立配置。首先确认你是否对性能差的通道应用了与其他通道相同的配置。如果通道的物理损耗不同例如布线长度差异大却用了相同配置性能必然不同。需要根据每个通道的实测或仿真损耗进行独立配置。电源分配网络PDN差异检查性能差的那个通道所在的芯片或区域其电源路径是否更长、更窄去耦电容布局是否不如其他区域。用示波器对比测量不同芯片电源引脚的噪声可能会有发现。布局和布线不对称仔细对比性能好和差的通道的PCB走线。长度是否匹配旁边是否有时钟或其它高速信号平行走线产生串扰过孔数量是否一致微小的布局差异在25G速率下会被放大。SMBus地址冲突确认每颗芯片的硬件地址ADDR0/1设置唯一没有冲突。地址冲突会导致配置写入错误的芯片。5.4 设计预留与未来升级考量TI的文档里提到了一个很实用的建议即使当前项目只用DS280BR820中继器也在PCB上为25MHz时钟和中断引脚INT_N预留位置。为什么因为DS280BR820有一个引脚兼容的“兄弟”型号——DS280RT810重定时器。如果你的产品未来需要升级到更高速率如56G PAM4或对抖动有更严苛的要求可能需要从Repeater切换到Retimer。两者封装和大部分引脚相同但Retimer需要25MHz参考时钟和中断功能。如果在当前设计中就预留了时钟走线、晶振焊盘以及INT_N连接到FPGA的走线那么未来只需要更换芯片无需改板就能实现平滑升级。这个“向前兼容”的思维在产品平台化设计中能节省大量成本和周期。最后关于散热DS280BR820功耗在2W左右对于BGA封装确保底部有足够多的接地过孔连接到内部地平面利用PCB作为散热片通常就够了。但在高密度、多芯片、环境温度高的机箱内还是建议用热仿真软件评估一下芯片结温确保不会过热降频。