目录每日小知识与门设计或门设计​编辑​编辑​编辑非门设计同或门设计​编辑​编辑​编辑异或门设计​编辑​编辑​编辑每日小知识1.FPGA中文名为现场可编程门阵列2.模块是Verilog HDL中的基本设计单元在编写模块代码时是以module开始以endmodule结束。模块一部分用于描述输入输出接口另一部分用于描述逻辑功能也就是定义输入信号是如何影响输出信号的。所有的Verilog代码都以module模块的方式存在一个简单的逻辑可以由一个module组成复杂的逻辑可以包含多个modules每个module有独立的功能并可通过输入、输出端口被其它module调用实例化。通过module的方式可以将一些比较独立、可以复用的功能进行模块化代码阅 读起来也比较直观。3.模块4要素1每个模块都有其要实现的功能称之为功能模块2每个模块都有一个独立的名字“模块名”“见名知意”不可重名。3一般具有输入输出信号。4模块英文module4.verilog合法标识符命名规则1合法字符英文、数字、_、$2首字符英文、_标识符用于定义常数、变量、信号、端口、子模块或参数名称。Verilog语言是区分大小写的也就是说同一个名称用大写和用小写就代表了两个不同的符号这一点与VHDL不同因此书写的时候要格外注意。与门设计或门设计非门设计同或门设计异或门设计