1. 项目概述为什么我们需要自整流RRAM在半导体存储领域我们一直在追逐两个看似矛盾的目标更高的存储密度和更低的功耗。传统的浮栅型闪存Flash技术在平面工艺上已经逼近物理极限于是3D NAND技术应运而生通过垂直堆叠来延续摩尔定律的生命。然而对于嵌入式存储特别是需要与先进逻辑工艺如28nm及以下深度集成的场景闪存的工艺复杂度和电压需求带来了巨大挑战。这时电阻式随机存取存储器RRAM以其简单的金属-绝缘体-金属MIM结构、极低的编程电压和电流以及理论上4F²的单元尺寸成为了一个极具吸引力的选项。但理想很丰满现实很骨感。当我们将RRAM单元排列成高密度的交叉点阵列时一个幽灵般的“漏电流”问题就浮现了。想象一下一个巨大的围棋棋盘每个交叉点都是一个存储单元。当你只想读取棋盘上某一个点的状态时电流会沿着所有可能的路径“溜走”导致你无法准确分辨目标单元是高阻态还是低阻态。这就是所谓的“潜行电流”问题它严重限制了交叉点阵列的最大可扩展规模。传统的解决方案是在每个RRAM单元1R旁边串联一个选择器件比如二极管1D1R或晶体管1T1R。但这无疑增加了工艺复杂度、单元面积和制造成本与我们追求高密度的初衷背道而驰。因此业界一直在探索一种“内建”的解决方案让RRAM单元自己具备选择功能。这就是“自整流”RRAM概念的由来。如果RRAM在低阻态存储“1”的状态时电流只能从一个方向顺畅通过而从另一个方向则很难通过即具备整流特性那么它本身就能有效阻挡阵列中的潜行电流路径。本文要深入探讨的正是这样一个里程碑式的工作一种基于标准28nm CMOS后端工艺实现的、具备自整流特性的双位RRAM单元及其创新的3D交错交叉点阵列架构。它的核心价值在于在不增加任何额外掩膜或改变标准逻辑工艺的前提下实现了高密度、可堆叠的嵌入式存储解决方案为未来存算一体、边缘AI等应用铺平了道路。2. 核心架构与工艺创新双位单元与3D交错阵列2.1 工艺兼容性如何在后端线中“无中生有”这个设计最巧妙的一点是其极致的工艺兼容性。它完全利用了标准铜互连后端工艺Cu BEOL中的现有材料和步骤没有引入任何额外的专用RRAM材料层或光刻掩膜。这对于芯片设计公司和代工厂来说意味着零额外的工艺成本和学习曲线可以无缝集成到现有的SOC设计流程中。具体是如何实现的呢关键在于对“通孔”和“金属线”结构的创造性利用。在标准的双镶嵌工艺中我们先沉积并图形化介质层然后沉积阻挡层/籽晶层最后电镀铜填充沟槽和通孔再通过化学机械抛光CMP磨平。该团队发现用于防止铜扩散的TaN/Ta阻挡层在经过特定工艺条件处理后其界面处的TaOxN层恰好能表现出稳定的电阻转变特性。他们设计了一个精妙的横向结构在金属一层M1上制作两条平行的位线BL。然后在这两条位线之间的中心位置制作一个连接金属二层M2的通孔Via。这个通孔与两侧的M1位线并不直接相连而是通过一层极薄的TaN/TaOxN介质层隔开。这样一个通孔就同时与左右两条位线形成了两个独立的MIM结构——CuM1/TaN/TaOxN/CuVia。一个物理通孔实现了两个逻辑存储位这就是“双位”概念的由来。注意这里的“位”指的是存储单元而非比特。每个单元可以存储1比特信息高阻态HRS代表0低阻态LRS代表1一个物理结构包含两个独立可控的存储单元从而将有效单元面积减半。通过精确控制通孔与M1线边缘的间距套刻精度他们定义了RRAM的有效活性区域。透射电子显微镜TEM图像显示这个活性区域的尺寸被控制在惊人的5nm x 40nm以下。这种利用现有互连结构定义存储单元的方法是嵌入式RRAM走向实用化的关键一步。2.2 3D交错交叉点阵列将密度推向极致有了双位单元如何构建高密度阵列论文提出了一种名为“3D交错交叉点阵列”的架构这是密度提升的第二个关键。传统的3D堆叠是简单地将存储层一层层平铺上去。而“交错”阵列的精髓在于共享与错位。如下图所示概念示意位线BL和字线WL在三维空间中交错排列字线由垂直的通孔Via及其连接的金属层如M2 M4...构成。位线由水平的金属层如M1 M3 M5...构成。每一个位于奇数层如M3的位线其上下两侧的偶数层通孔如Via2和Via4都可以与之形成存储单元。同样每一个通孔其左右两侧的位线也能形成两个单元。这种交错结构使得单元在水平和垂直方向上都实现了最紧密的排列。每个存储单元所占用的物理空间仅仅是一个“半通孔”的体积。论文中给出的单元尺寸为70nm宽x 100nm长x 187nm高。随着工艺节点的进步金属线和通孔的尺寸可以进一步微缩从而线性地提升存储密度。更重要的是由于单元本身具有自整流特性阵列中不需要为每个单元配备额外的选择管。这使得这种3D堆叠在理论上可以无限进行下去受限于工艺能力和电学性能为实现TB级别甚至更高密度的嵌入式存储提供了清晰的路径。3. 自整流机理与电学特性深度解析3.1 从对称到非对称形成操作的神奇转变这个RRAM单元最迷人的特性是其“自整流”行为但这并非与生俱来。初始制备完成的器件其电流-电压I-V特性是对称的就像一个普通的电阻。关键的转折点发生在“形成”操作之后。“形成”操作可以理解为对RRAM器件的一次性初始化“激活”。通过施加一个相对较高的电压例如15V在TaOxN绝缘层中击穿形成一条稳定的导电细丝通道。这个过程之后器件的I-V特性发生了根本性变化在低阻态下电流变成了非对称的。具体表现为当施加正向偏压假设位线BL接正通孔WL接负时电流较大当施加反向偏压BL接负WL接正时电流显著变小。这个正向电流与反向电流的比值即整流比可以达到1000倍以上。而在高阻态下器件基本保持对称的高电阻特性。3.2 物理机制氧空位梯度与肖特基势垒为什么会有这种自整流现象论文通过能带图给出了解释其核心在于导电细丝成分与电极界面的相互作用。导电细丝的本质在TaOxN这类金属氧化物RRAM中导电细丝通常由氧空位聚集形成。氧空位相当于带正电的电荷能够捕获电子在绝缘体中形成一条可供电子跳跃传导的路径。梯度分布在形成或置位操作中氧空位并非均匀产生。由于电场和热效应的共同作用氧空位从一端电极阴极向另一端阳极延伸的浓度是呈梯度分布的。靠近注入端浓度高远端浓度低。界面势垒TaN作为电极和阻挡层的一部分其功函数与Cu不同。当氧空位细丝形成后在细丝与TaN电极的界面处会形成一个类似肖特基结的势垒。这个势垒的高度和宽度会受到局部氧空位浓度的影响。整流产生由于氧空位浓度梯度细丝两端的界面势垒是不对称的。在正向偏压下电子需要越过的势垒较低、较薄容易隧穿电流大在反向偏压下电子需要克服的势垒较高、较厚隧穿概率急剧下降电流就小。这就产生了整流效应。实操心得这种自整流特性与“形成”操作的方向电压极性无关。无论从哪个方向进行形成最终都会在低阻态下产生相同的整流方向。这种稳定性对于大规模阵列的均匀性和可靠性至关重要。在测试中需要仔细验证不同批次、不同位置器件的整流比一致性。3.3 关键电学参数与操作条件要驱动这样一个阵列需要精心设计操作电压方案既要保证选中单元被可靠操作又要确保未选中单元不受干扰。置位与复位该器件表现为双极型电阻开关。置位将单元从高阻态切换到低阻态。需要施加一个较高的反向电压例如WL接15V BL接0V并配合一个电流合规值例如10µA以防止过烧毁。复位将单元从低阻态切换到高阻态。需要施加一个较低的正向电压例如BL接6V WL接0V。读取操作读取电压必须远低于置位/复位电压通常选择0.9V。在这个电压下低阻态的正向电流与高阻态电流的比值开关比超过1000倍而低阻态的反向电流很小这为区分状态和抑制漏电流提供了巨大窗口。阵列操作电压设计以选中BL3层的某个单元为例置位选中WL加15V选中BL加0V。所有未选中的WL和BL都施加一半的置位电压即7.5V。这样未选中单元两端的电压差为0或7.5V不足以触发其置位。复位/读取选中BL加6V复位或0.9V读取选中WL加0V。其他线路电压做相应调整确保未选中单元承受的电压差低于其动作阈值。下表总结了关键的电学特性参数数值/特性说明与影响单元尺寸70nm x 100nm x 187nm决定存储密度的核心物理参数置位电压~15V较高需要芯片内部电荷泵电路产生复位电压~6V低于置位电压利于降低功耗置位/复位时间~1µs / ~10µs微秒级速度满足嵌入式存储需求读取电压0.9V需在开关比和功耗间取得平衡开关比 (LRS/HRS)1000倍 (正向读取)比值越大读取信号裕度越大抗噪声能力越强整流比 (LRS正向/反向)1000倍抑制潜行电流的关键指标值越大可寻址阵列规模越大耐受性100次循环 (文中数据)对于嵌入式应用如配置存储、代码存储初步可用但需进一步提升数据保持力高温下表现良好得益于稳定的TaOxN材料体系4. 阵列设计与潜行电流分析4.1 潜行电流问题的量化分析在交叉点阵列中潜行电流是限制阵列规模的根本原因。对于一个m x n的阵列当读取位于(i, j)的单元时电流会有多条并联路径流经其他未选中的低阻态单元这些寄生电流的总和就是潜行电流。对于传统的对称型RRAM1R其低阻态电阻为R_LRS。在最坏情况下潜行电流路径可能包含大量并联的R_LRS使得总漏电很大读取到的电压信号被严重干扰。而对于自整流RRAM情况大为改观。在读取偏压下那些处于潜行路径上的未选中LRS单元大部分都处于反向偏置状态。由于其反向电阻R_reverse远大于正向电阻R_forward整流比的体现整条潜行路径的等效电阻会大大增加从而将潜行电流压制到很低的水平。论文通过分析和测试指出得益于超过1000倍的整流比这种结构可以有效支持更大规模的阵列。他们评估了64条字线并联的情况在0.9V读取电压下依然能获得足够大的读取信号窗口。4.2 干扰与可靠性考量在高密度阵列中除了潜行电流另一个关键问题是“写干扰”和“读干扰”。即在对一个单元进行编程或读取时施加在未选中单元上的电压应力是否会导致其状态意外改变。写干扰在置位操作中未选中单元承受了7.5V的电压差半选择电压。实验数据表明这个电压不足以改变HRS或LRS单元的状态显示了良好的写干扰免疫力。读干扰在读取时未选中单元承受的电压差更小0.9V量级远低于复位电压因此读干扰风险极低。高温保持力非易失性存储器的数据在高温下的保持能力至关重要。测试表明该TaN/TaOxN基RRAM在高温环境下表现出良好的稳定性氧空位细丝不易因热扰动而消散。常见问题与排查在实际测试中如果发现阵列良率或均匀性不佳需要从以下几个方面排查工艺均匀性通孔与金属线边缘的间距是否均匀TaN/TaOxN层的厚度和成分是否一致这直接影响每个单元形成电压和电阻的分布。形成操作的一致性阵列中所有单元的“形成”操作是否充分且均匀不完整的形成可能导致整流比不足或开关窗口小。电压配置策略半选择电压V/2的设置是否最优需要根据实际器件开关阈值的分布进行微调在保证选中单元可靠动作和未选中单元绝对安全之间找到平衡点。电路设计用于产生高压15V的片上电荷泵电路其驱动能力和效率如何在同时对多个单元进行并行编程时电压跌落是否在允许范围内5. 技术挑战与未来展望尽管这项技术展示了巨大的潜力但从实验室演示走向大规模商业化嵌入式应用仍面临几个必须攻克的技术挑战操作电压的降低15V的置位电压对于先进逻辑工艺如28nm及以下来说非常高。高电压需要更厚栅氧的晶体管来驱动增加了面积开销和设计复杂度。未来的研究需要探索通过材料工程如掺杂、界面调控或创新结构来降低开关电压。耐受性与可靠性提升论文中展示的耐受性循环次数100次对于某些嵌入式应用如一次性可编程存储器可能足够但距离作为工作内存或频繁擦写的存储介质还有很大差距。需要深入研究电阻转变的退化机理提高循环寿命。阵列规模与良率目前的工作更多是单元和中小阵列的演示。当扩展到Mb甚至Gb级别时工艺缺陷、参数波动、以及潜行电流的累积效应会变得非常突出。需要开发更强大的纠错码技术和抗干扰的读取电路。多值存储能力为了进一步提升存储密度能否在单个单元中通过控制电阻值实现多比特存储这要求器件具有多个稳定且可区分的电阻状态以及非常精确的编程算法。从我个人的经验来看这项工作的最大启示在于其“极致兼容”的设计哲学。它没有追求某种性能极限的新型材料而是深入挖掘了现有成熟工艺的潜力通过巧妙的电路和结构设计将存储功能“嵌入”到互连层中。这种思路对于降低技术导入门槛、加速产业化进程至关重要。未来的发展很可能是在此基础上结合更先进的工艺节点如14nm, 7nm并与逻辑电路进行更紧密的协同优化最终实现真正意义上的“存算一体”芯片让数据在产生的地方就能被高效存储和处理这或许是突破冯·诺依曼瓶颈的关键所在。